使用无线模块的PCB布线指南

-1.电源处理

 如果电源设计时没有经过认真考虑,则使得电源电压很容易产生错误的输出和噪声,这会进一步影响到RF电路的性能,使用不同分支的电源线,为射频芯片的电源引脚供电。每个电源引脚使用独立的引线在引脚之间提供了空间上的隔离,有利于减小它们之间的耦合。另外,每个电源引脚都要做好充分的去藕滤波。

 去耦电容存在一定的寄生电感。事实上,电容等效为一个串联的RLC 电路,因此有一个自激振荡频率,电容在低于这个频率时起主导作用,但在大于自激振荡频率时则失去电容的功能而变成了一个电感器件。由此可见,电容器只是在频率接近或低于其自激振荡频率时才具有去耦作用,在这些频点电容表现为低阻抗。理解这些概念有助于我们在PCB设计中去优化处理那些去藕电容的设计。

 射频模块对电源噪声比较敏感,所需电流也不大,因此不宜采取平面供电,而是采取走险的方式来供电。这和数字电源系统不同在射频和高速PCB设计中所有的信号地以最短的路径连接到地层非常关键,过孔主要呈现为感性,对于RF电路的接地孔本着永远不共用的原则。一个1.6mm 深、孔径为0.2mm 的过孔具有大约1—3nH 的电感,在2.5GHz/5.0GHz 的频率时其等效电抗大约为12Ω 和24Ω。因此,一个接地过孔并不能够为RF 信号提供真正的接地,对于高品质的电路板设计,应该在RF 电路部分提供尽可能多的接地过孔,特别是对于那些需要有大面积接地的IC ,其封装中的裸露接地焊盘要做好充分接地。不良的接地会出现许多不希望的问题,如产生有害的辐射,降低增益和噪声系数指标。不仅仅是电容应该所有的接地都不共用一个过孔,如果去耦电容使用了同一接地过孔,由于过孔的电感效应,这些连接点的过孔将会承载来自两个电源的全部RF 干扰,不仅丧失了去耦电容的功能,而且还为系统中的级间噪声耦合提供了另外一条通路。

1.1.无LDO、小功率模块

 由于模块内未内置LDO,使用者必须严格按照对应的射频芯片的供电要求来处理电源。

一般看情况下我司更推荐将电源波纹控制在20mV(峰峰值)以内,若现场情况复杂不得超过30mV(峰峰值)。

1.2.有LDO、小功率模块

 由于模块内已内置LDO,使用者必须严格按照对应的模块的供电要求来处理电源。

一般看情况下我司更推荐将电源波纹控制在20mV(峰峰值)以内,若现场情况复杂不得超过30mV(峰峰值)。

1.3.无LDO、大功率模块

 由于模块内未内置LDO,使用者必须严格按照对应的射频芯片的供电要求来处理电源。由于该模块需要较大的发射电流,需要验证供电电路的带载能力。

一般看情况下我司更推荐将电源波纹控制在20mV(峰峰值)以内,若现场情况复杂不得超过30mV(峰峰值)。

1.4.有LDO、大功率模块

 由于模块内已内置LDO,使用者必须严格按照对应的模块的供电要求来处理电源。由于该模块需要较大的发射电流,需要验证供电电路的带载能力。

一般看情况下我司更推荐将电源波纹控制在20mV(峰峰值)以内,若现场情况复杂不得超过30mV(峰峰值)。

-2.走线方式

模块应尽量远离电源、变压器、高频走线等电磁干扰较大的部分。

高频数字走线、高频模拟走线、电源走线必须避开模块下方,若实在不得已需要经过模块下方,假设模块焊接在Top Layer,在模块接触部分的Top Layer铺地铜(全部铺铜并良好接地),必须靠近模块数字部分并走线在Bottom Layer。

2.1.典型错误

2.1.1.错误的走线方式一:

 如图所示,假设模块焊接或放置在Top Layer,在Bottom Layer或者其他层随意走线也是错误的,会在不同程度影响模块的杂散以及接收灵敏度。

走线1
2.1.2.错误的走线方式二:

 如图所示,假设模块周围有存在较大电磁干扰的器件也会极大影响模块的性能,跟据干扰的强度建议适当远离模块,若情况允许可以做适当的隔离与屏蔽。

布线2
2.1.3.错误的走线方式三:

 如图所示,假设模块周围有存在较大电磁干扰的走线(高频数字、高频模拟、电源走线)也会极大影响模块的性能,跟据干扰的强度建议适当远离模块,若情况允许可以做适当的隔离与屏蔽。

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2.1.4.错误的走线方式四:

 如图所示,含板载天线的模块板载天线周围尽可能不要有走线以及铺铜,这样会极大影响通信效果,并让整机电磁兼容变得很不可靠。

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2.2.时钟电路布线

 时钟电路要优先考虑,要多琢磨布局的方式,根据实际条件尝试多种方法。优先考虑参考时钟线路的布线,使参考时钟输出到达器件引脚的路线要尽量短,对时钟线尽量采取保护地。同层和相邻层不能有走线与时钟线在位置上近距离平行,在高密度PCB设计时相邻层很容易被人忽略,如果时钟线走在内层最好其上下都为GND,特别要妥善处理好参考时钟线路与功放电源线和射频单元逻辑控制电源线之间的位置。不要选电源平面作为回流参考平面。时钟电路中的寄生电容应该尽量避免和消除,时钟线路接地布线最忌讳的是在未到达主地之前与屏蔽体的地或锁相环的地互连,同时尽量避免孤岛型地的存在,如果可能就优先采取单点直到主地的方法。

 晶体所在位置铺地时要仔细斟酌,压控振荡器(VCO)可将变化的电压转换为变化的频率,这一特性被用于高速频道切换,VCO控制线通常是一个控制频率的反馈回路的一部份,它在很多地方都有可能引入噪音,因此必须非常小心处理VCO控制线。

 如果条件许可最好给这部分电路设计单独的屏蔽罩。

2.3.射频布线

 所有的走线都是一条潜在的既可接收也可发射RF信号的天线,所以,将射频信号与关键线路、零组件隔离是必须的。射频信号线的阻抗必须是受控的,要保证其回流路径的正确。

 尽可能的优化布线,使射频线最短、不使用过空就能实现连接,如果要使用过孔则优先考虑盲埋孔组合,不使用通孔,实在要走通孔则在此通孔附近至少伴随一个地过孔。

-3.静电放电的防护
3.1.ESD

 静电放电是具有不同静电电位的特体互相靠近或直接接触引起的电荷转移,一般用ESD表示。ESD的英文表示:ElectroStatic Discharge静电源与其它物体接触时,依据电荷中和的原则,存在着电荷流动,传送足够的电量以抵消电压。在高速电量的传送过程中,将产生潜在的破坏电压、电流以及电磁场,严重时将其中物体击毁。这就是静电放电。

3.2.ESD危害

 静电对器件造成的损坏有显性和隐性两种。显性损害问题很直观明了,如ESD会导致电子设备严重损坏或操作失常; 隐性损坏在当时看不出来,但器件变得更脆弱,在过压、高温等条件下极易损坏。在干燥的环境和冬季里,人体上的瞬间静电会达到8~10kV,

 有时达到12~15kV,更高的甚至到20 ~ 30kV。人有时在冬季当手接触金属物体时发生被电击现象,我们的集成IC虽然也做了静电保护,但级别都很远远不够,基本上是在2kV级别,如果我们的设计不去考虑ESD的问题,则使产品面临很大的ESD危害。

3.3.ESD产生的破坏机制及干扰方式

 ESD两种主要的破坏机制是:由ESD电流产生热量导致设备的热失效;由ESD感应出过高电压导致绝缘击穿。两种破坏可能在一个设备中同时发生。另外ESD也极易对电子电路造成干扰,静电放电对电子电路的干扰有二种方式。一种是传导干扰,另一种是辐射干扰。

 目前各国和地区也纷纷制定了符合自己的ESD强制标准,如我国的的CCC。

3.4.ESD常用元器件

 瞬态电压抑制器TVS:半导体器件,由于其最大特点是快速反应(1ns~5ns)、非常低的极间电容(1pf~3pf),很小的漏电流(1μA)和很大的耐流量,尤其是其结合芯片的方式,非常适合各种接口的防护。

 压敏电阻MOV:陶瓷元件,内部发热量很大,响应速度慢,性能会因多次使用而变差,极间电容大

 闸流二极管:半导体元件,开始时不会导通,当“过电压”上升到闸流管的“放电电压”时,导通并产生放电电流。

 气体放电管(GDT):具有一定气密的玻璃或陶瓷外壳,中间充满稳定的气体,如氖或氩,并保持一定压力。GDT通流量大、极间电容小,可自行恢复其缺点是响应速度太慢,放电电压不够精确,寿命短,电性能会随时间变化

3.5.ESD的堵、疏、躲

  3.5.1.疏

 主要是通过硬件方法快速的把ESD分流到地。

  3.5.2.堵

 主要是通过屏蔽的方法把ESD堵住

  3.5.3.躲

 主要是通过合理的设计结构去躲开ESD面一种主要针对接触放电(ESD的传导),后面二者主要针对空气放电(ESD的辐射)。

3.6.ESD在PCB中的处理-重要线的处理

 Vbat电源线与其他的线距离大于0.2mm,复位线、时钟线要远离板边及ESD意引入点。最后铺铜要手工修整,不要有尖角产生,ESD的波长很丰富,我们知道1/4波长是天线效应最厉害的,即使是1/16波长其天线效应也是非常厉害的。常说的尖端放电也是其道理。另外要尽可能的增加地的面积,地的容量大了,能使ESD尽快地泄放掉。例如有的在机壳上涂一层导电材料并于设计地相连,当然这样也起到EMI的屏蔽效能。